マルチパターニングリソグラフィに溢れる変化と課題とは

Semiconductor Manufacturing and Design 寄稿編集者 ジェフ・ドルシュ

マルチパターニングリソグラフィは多くのチップメーカーにとって避けては通れない技術です。EDAおよびリソグラフィ分野の専門家たちが、この技術課題に取り組んでいます。Mentor GraphicsのDFMプログラムマネージャ David Abercrombie氏と、ASML Brionのマーケティング担当副社長 Gary Zhang氏、Nikon Research Corporation of AmericaのDonis Flagello博士が、質問に回答します。

1. 半導体の製造と設計において、マルチパターニングリソグラフィに関して考慮すべき重要事項は何でしょうか。

Abercrombie氏：微細化における他のプロセス/設計トレードオフと同じように、結局はコストを取るのか、面積と性能を取るのかという問題に行き着きます。マルチパターニングやEUVなしでは、20nm以下の設計は困難になり、設計面積と性能向上の活用機会が制限されるでしょう。基本的に、ムーアの法則はこれらの技術なしではペースダウンします。マルチパターニングは、設計と製造のほぼすべての側面に影響を及ぼします。物理的な設計においては設計ルールの制約が増え、セルアーキテクチャによっては、セルの配置とルーティングが制限されます。また、電子設計では、タイミング解析で考慮すべき寄生変動が増加します。DFMでは、フィルとリソグラフィチェックに対する要件が増えます。製造プロセスにおいては、マスクやプロセスステップが増え、ステッパ使用回数も増えます。これらすべてが複雑化を招き、これに付随するコスト増が発生します。最終的にはビジネス的に成り立たなければなりません。このため、企業は増加するコストに見合う生産量と利益率を確保しなければならず、以前のように迅速に、これらの先進ノードに移行する企業は少なくなっています。幸いにも、最先端のプロセスノードを必要とする製品も実際には存在します。このようなニーズのために、私たちは一定のスケジュールで次のテクノロジノードに向けて前進を続けているのです。

Zhang氏： EUVリソグラフィがフル生産体制に入るまでの間（EUVは10nmロジックノードでの採用を予定、7nmノードの開発と生産は2015～2017年を予定）、半導体業界では液浸リソグラフィを使用したマルチパターニング（MPT）が必要となります。MPTリソグラフィは次にあげる設計から製造に及ぶ新たな課題をもたらします。ASMLは総合的な（ホリスティック）リソグラフィの枠組みの中でチップメーカーと協力し、スキャナシステムやコンピュータリソグラフィ、メトロロジー、プロセス制御を含む、革新的なハードウェアおよびソフトウェアソリューションを通じた取り組みを進めています。

集積回路設計はマルチパターニングとコンパチブルである必要があります。業界では、マルチパターニングルールを制約として使用したレイアウトの分割（着色）とコンフリクトの解決を通じて、MPTコンパチブル設計を実現するためのメソッド開発を続けてきました。これをスタンダードセルライブラリやセルバウンダリ、配置配線に適用することで、チップ全体のレイアウトを確実にすべての製造要件に適合させ、着色後にMPTコンフリクトが生じることなく、個々のマスクに分解できるようにするのです。非常に厳しい設計ルールを用いて構造化されたレイアウトは、MPTコンパチブル設計を実現するための重要な要素になると考えられます。

ルールベースのMPTコンパチブル設計アプローチは、設計上のホットスポットでパターンの不具合を生み出す可能性があり、特に、競争力あるダイサイズを実現するために設計ルールを意欲的に推進している場合は、そのリスクを冒しがちです。このような設計ホットスポットのリソグラフィプロセスウィンドウは、ソースマスク最適化（SMO）を使用して拡大することができます。BrionのTachyon SMOは、照明光源や投影レンズ波面などのスキャナ光学系と、SRAFやOPCなどのマスク強化手段とを相互に最適化する目的で日常的に使用されています。10nmノード金属レイヤのトリプルパターニングを例に取りましょう。Tachyon SMOを使用すると、選択したSRAM設計およびロジック設計のプロセスウィンドウを23%拡大できます（図1）。SMOは幅広い設計変動の評価を通じて、テクノロジ開発段階で設計ホットスポットを排除するための設計ルールとMPT着色ルールの最適化に貢献します。BrionのマルチパターニングOPCおよびLMC（Lithography Manufacturing Check）は、生産用マスクデータ作成を目的として大手チップメーカーで広く採用されており、ウェーハ製造で最適なフルチッププロセスウィンドウを提供します。SMOとOPC、LMCを組み合わせることで、設計ホットスポットの問題に対するASMLのプロセスウィンドウ拡張ソリューションを提供します。

図1: トリプルパターニングリソグラフィでの10nmノード金属レイヤのソースマスク最適化（SMO）。同じ照度設定でイメージングした特定のSRAMパターンとロジックパターンに対して、3つの分割（マスク）すべてで重複プロセスウィンドウが23%拡大しています。

マルチパターニングでは、追加のプロセスステップによるさまざまなプロセス変動に対応するため、CD、フォーカス、オーバーレイに対する要件がより厳格になります。ここではオーバーレイを例に取り、28nmノードのシングル露光から14nmノードのダブルパターニングへ、さらに10nmノードのトリプルパターニングへと高まるマルチパターニングプロセス制御の複雑性を示します（図2）。14nmおよび10nmノードで指数関数的に増加するクリティカルマスクおよびメトロロジーに対しては、より厳しいオーバーレイ仕様を満たす必要があります。製品ウェーハで必要なオーバーレイ制御を実現するには、スキャナマッチングとプロセス制御に高次補正を含める必要があります（図3）。ASMLの最新世代液浸スキャナは多数の柔軟なアクチュエータを搭載しており、3nm未満のマッチドマシンオーバーレイ、レンズ加熱とレチクル加熱の動的補正、および、イメージング、フォーカス、オーバーレイに対するフィールド間とフィールド内の高次補正の能力を備えています。

図2: 28nmノードのシングル露光、14nmノードのダブルパターニング、10nmノードのトリプルパターニングでのオーバーレイメトロロジーおよび制御の比較。例として金属1（M1）から金属2（<2）へのプロセスループを使用しています。

図3: 28nmノードから14nmおよび10nmノードに対してますます厳格化する仕様と、高度なスキャナ補正機能（動的補正や高次補正など）の要件を示した製品上のオーバーレイロードマップ。スキャナ/チャック専用と各種スキャナの組み合わせという2種類の生産シナリオについて考察しています。

28nmノード未満のマルチパターニングの登場により、マスクとメトロロジーステップの数が増えたことで、スキャナあたりのウェーハスループットが低下し、開始から終了までのウェーハサイクルタイムが長くなっています。このため、先行テクノロジノードに対する従来からのコスト増加傾向と比べて、ウェーハあたりのコストが大幅に上昇します。ASMLはスキャナの刷新を継続的に進めることで、スループットを高め、1日あたりのウェーハ生産量から見た生産性を向上するべく努めています。ASMLのYieldStar統合メトロロジーは、もう1つの革新的ソリューションであり、効果的な生産性向上と総合的な費用効果を実現するために、ウェーハサイクルタイムを短縮し、製品での性能を向上します。

手短に言うと、マルチパターニングリソグラフィにおける新しい課題に対処するには、設計および製造のソリューションの完全な組み合わせが必要です。ASMLは全体論的なアプローチを取り、チップメーカーと密に協力することで、製造性と生産量を最大化するための、設計、スキャナ、マスク、プロセス制御の総合的な最適化に取り組んできました。図4に、ホリスティックリソグラフィによる1x nmノードへのフォーカスロードマップ実現例を示します。設計フェーズでは、設計ホットスポットを排除し、フルチッププロセスウィンドウを最大化するために、SMOやOPC、LMCなどのプロセスウィンドウ拡大ソリューションを使用しています。ウェーハ製造フェーズでは、スキャナマッチングや高次補正などのプロセスウィンドウ制御ソリューションを実装することで、ツール間、フィールド間、ウェーハ間、ロット間でのCDやオーバーレイ、フォーカスの動的制御を最適化しています。最大のプロセスウィンドウともっとも厳しいプロセス制御を組み合わせることで、もっとも堅牢な製造性と大量生産が実現します。

図4: ホリスティックリソグラフィによる1x nmノードへのフォーカスロードマップ実現例（DPT：ダブルパターニング、MPT：マルチパターニング）。プロセスウィンドウ拡大ソリューションとプロセスウィンドウ制御ソリューションの組み合わせが、堅牢な製造性と大量生産を実現します。

Flagello博士： マルチパターニングは、同一設計レイヤ内で複数パターンをイメージングおよび処理することで高まる複雑さによって、多数の問題をもたらします。露光装置の観点から見て必要なのは、装置の総所有コストを変えずに、微細化を可能にすることです。私たちは多数のテクノロジの側面に重点を置いていますが、もっとも重要なものの1つがオーバーレイです。オーバーレイは可能な限り低く抑え、1つのレイヤ内の全露光のオーバーレイの集合がシングル露光と同じかそれ以下になるようにする必要があります。同時に、装置のスループットを高めることで、ウェーハあたりの毎時コストを継続的に改善していく必要があります。これら2つの要素が、非常に大きな革新とテクノロジ開発を推し進めるのです。

2. 色の割り当てはどのように処理するのでしょうか。

Abercrombie氏： その答えは対象となるファウンドリとレイヤによって異なります。フローの種類には、無色、部分着色、完全着色があります。無色フローでは、設計者による色の指定はありません。いったん設計がファンドリにテープアウトされると、後からレイアウトを複数のマスクに分割できるようにするための特殊なチェック（ダブルパターニングでの奇数サイクルチェックなど）が行われます。部分着色フローでは大部分のレイアウトは無色フローと同じですが、微妙な変動に対する懸念に対応するため、設計者がレイアウトの一部に手作業で特定の色を指定することができます。たとえば、適合する回路には適合する色を指定することができます。完全着色フローでは、レイヤ内のすべてのポリゴンに対して最終的なマスク割り当てを生成する責任が設計者にあります。マスクごとに専用のGDSレイヤがあります。ポリゴンを特定のマスクに割り当てるには、該当するマスクのカラーレイヤにポリゴンのコピーを配置します。EDA企業は、カスタム、P&R、バッチフルチップといったアプリケーションでの色指定を支援する各種自動化機能を提供しています。

もっとも良いのは、全種類の着色フローに対応するだけでなく、初期のIPブロックから最終的なフルチップサインオフまで、全設計フェーズに同じチェック/アルゴリズムを提供する、CalibreなどのEDAソリューションを使用することです。

Zhang氏：  レイアウトの分解または着色では、プロセスルール違反を発生させることなく、十分なプロセスウィンドウを持つシングル露光でパターニングできるような分割パターンを個別マスク上に実現する必要があります。例として、リソエッチリソエッチ（LELE）プロセスを使用したダブルパターニングを示します（図5）。ダブルパターニング着色ステップでは、レイヤ間で重なる領域（ビアに接触する金属線など）から離れた適切な位置にあり、デバイス性能と製造歩留まりに与える影響のもっとも少ないスティッチにより、レイヤ認識型の実装で固有ではない色の競合が解消されます。プロセスに強いスティッチングでは、分割したマスクの露光間のずれを許容するため、十分な重複マージンを取る必要があります。これがオーバーレイ認識型スティッチングの概念です。

図5: リソエッチリソエッチ（LELE）のダブルパターニングプロセスに対する設計から製造までのワークフロー例。レイヤ認識型の着色から、オーバーレイ認識型スティッチング、モデルベースOPC、リソおよびエッチプロセス後の最終外形まで。

色のバランスは、レイアウト分割におけるもう1つの重要な注意点です。MPT着色はMPTコンフリクトのない分割レイアウトを実現するだけでなく、分割マスク間でパターン密度のバランスを取っている必要があります。色のバランスはリソおよびエッチプロセス制御にとって有益であり、堅牢かつ均一なパターニング品質を実現できます。

「設計ホットスポット」のセクションで述べたとおり、モデルベースのアプローチを使用することで、着色を最適化して最善のプロセスウィンドウを実現することができます。モデルベースの着色はフルチップアプリケーションには適していません。MPTルール開発のためのソースマスク最適化で使用するか、またはマスクデータ作成中のローカルホットスポット調整に適用することができます。

3. 設計ルールチェックにおいて変わる点と変わらない点を教えてください。

Abercrombie氏： 完全着色フローで変わる設計ルールはわずかです。はじめに、これまであったすべての間隔チェックが、ダブルパターニングでは基本的に2つのチェックとなります。異なる色のポリゴンに対する最小間隔と、それよりも大きい、同じ色のポリゴンに対する最小間隔です。また、通常は、色同士の比率が適度に等しいことを確認するための密度チェックが加わります。無色フローでは、特定のレイアウト構成に対して有効な着色が存在しているかどうかを検証するために、特殊なチェックが新たに開発されました。ダブルパターニングでは、これらの特殊チェックに奇数サイクルチェックが含まれます。トリプルパターニングおよびクワッドパターニングでは、新しいタイプのチェックが必要になります。

Zhang氏：トリプルパターニングの着色はダブルパターニングよりも大幅に困難かつ複雑です。レイアウトがトリプルパターニングコンパチブルであるかどうかを判断するのは極めて難しく、グラフ理論におけるNP完全問題として知られています。フルチップレベルで解決策を見つけるための効率的な方法はなく、コンフリクトの数やその場所を特定するための既存の手法もありません。

スティッチはトリプルパターニングの色分けに依存しており、スティッチ場所の候補は着色中または着色後にのみ特定できます。

したがって、設計構造によってトリプルパターニングとのコンパチビリティを確保することが重要です。

4. ダブルパターニングからトリプルパターニングに移行する際の複雑さと課題について教えてください。

Abercrombie氏： レイアウトをチェックして2色に分解することは複雑な処理ですが、アルゴリズム処理は設計サイズによってある程度拡大できます。しかし、処理対象となるポリゴン数が増加すると、トリプルおよびクワッドパターニング用に一般化されたソリューションの実行時間は指数関数的に増加します。これは、言うまでもなく、実用的なソリューションではありません。このため、無理なく拡張可能な実行時間を提供する合理的なヒューリスティックアルゴリズムを適用できるように、問題を限定しなければなりません。そこで、すべての設計ルールと設計メソドロジーを適切にチューニングして、生成されたレイアウトのグラフ的な複雑さを限定することで、チェックと分割に対するこれらのヒューリスティックツールを利用できるようにする必要があります。また、複雑さの制限に適合しないレイアウト構成を処理対象から除外し（実行時間の急増を防ぐため）、適切に処理できるようになるまで、ユーザに変更を促すフラグを立てるための特殊チェックが必要になる場合があります。

ダブルパターニングからトリプルパターニング、クワッドパターニングへ移行する際のもう一方の課題は、無色のエラーの視覚化です。無色フローを実行しており、正しい方法で設計に着色できるかどうかを確認する必要がある場合、レイアウト構造をハイライトする手段が必要になります。これに対して、設計者が理解してレイアウトを修正できるような、有効な着色ソリューションは存在していません。ダブルパターニングの場合、これにあたるのは奇数サイクルエラーの視覚化でした。相互作用するポリゴンの偶数サイクルは着色が可能であり、奇数サイクルは不可能です。これはトリプルおよびクワッドパターニングにはあてはまりません。任意の単純な偶数サイクルまたは奇数サイクルは着色できます。着色できない構成は、ダブルパターニングの場合よりもずっと複雑です。また、関係する構造から問題の「根本原因」を絞り込むのはもっと困難です。このような問題に対処するため、Mentor Calibreは、適切で有効な修正をユーザに知らせて手引きするための、新しいエラー視覚化レイヤを多数開発しています。

Flagello博士： 何年か前まで、多くの業界観測筋はダブルパターニングの実用化を信じていませんでした。現在は、ダブルパターニングとトリプルパターニングの両方が実現しています。ただし、この2つの間には大きな違いがあります。使用する技術によっては、装置の観点から見てダブル露光の方が多少簡単です。マスクアライメントは通常、旧レイヤのマークに基づきますが、トリプル露光への移行では最適なアライメント戦略を決定するための最適化問題がはるかに多く発生します。マルチパターニングスキーマに含まれるフィルム数次第では、旧レイヤのアライメントマークのシグナルが十分でない可能性もあります。パターンステップの数が増えることで、いくらかの複雑さが増しますが、ソリューションはむしろ最適化と制御の問題になります。

5. ICの設計と検証においては、マルチパターニングに関してどのような問題が発生しますか。

Abercrombie氏： 設計では、新しい設計ルールや、さらなる寄生変動、設計とメソドロジーの制約における一層の複雑さ、ウェーハコストの上昇、そして、設計を処理するための新たなEDAツールと追加のCPUハードウェアの必要性に直面するでしょう。これは特に目新しいことではなく、このような複雑さとコストの増加は、あらゆるノード移行時に存在しました。異なるのは、その変化がおそらくは以前の微細化に比べ大きい点です。設計チームが、マルチパターニングプロセスノードへの移行による影響を早めに理解しておくことが重要です。これには、ファウンドリやEDAパートナからの情報収集に加えて、このテーマに関して入手できる資料を読むことが含まれます。このラウンドテーブルでの質問の大半を非常に詳しく取り扱ったシリーズ記事については、http://www.mentor.com/solutions/foundry/solutions/multi-patterningを参照してください。

Zhang氏： 今後、マルチパターニングリソグラフィを使用して、費用効果に優れた方法でもっとも歩留まりの高いICを製造するには、パワー、性能、面積という指標に加えて、IC設計に設計ホットスポットがなく、MPTとのコンパチビリティがあるように設計する必要があります。リソグラフィの観点から言うと、生産量を損なう主な要因は設計ホットスポットにあります。RCタイミング遅延、クロストーク、リーク（IDDQなど）、絶縁破壊電圧、最終歩留りなどのデバイス性能は、MPTプロセスの変動による影響を大きく受けます。BrionのLMCは、現実的な露光量やフォーカス、マスク、オーバーレイの変動による、レイヤ間とレイヤ内でのMPTホットスポットへの影響を評価するために使用されてきました。このようなMPTホットスポットを識別することで、設計とOPCの改善が後押しされ、ウェーハ製造でのホットスポットの排除が可能になります。

ジェフ・ドルシュ筆。この記事の初出は、Semiconductor Manufacturing and Design (SemiMD)で公開されたものであり、許可を得て転載しています。