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日本のSEMIスタンダード委員会によるパッケージング・実装の標準化
半導体パッケージの外形サイズやピン、ボールの配列には規格が必要で、JEDEC, JEITA(以前はEIAJ)、IPCなどにより世界共通の規格が使われています。日本のSEMIスタンダード委員会としてパッケージングに関して活動を開始したのは1988年頃からで、材料の各種特性の測定方法、熱抵抗や残留イオン濃度の測定方法、装置の名称や機能などのSEMIスタンダードが作られました。当時日本の半導体メーカーはDRAMを中心に世界一のシェアを誇り、パッケージの開発も積極的に行っていました。一方アメリカではIntelがDRAMから撤退し、後工程と呼ばれていたパッケージを東南アジアの生産拠点や、サブコン(今はOSATと呼ぶ) を利用する傾向が強まっていたこともあり、標準化や技術開発が停滞し、日本の存在価値が高い時代でした。
1990年代後半になると携帯電話、ハンディカム、ノートパソコンなど多くの携帯電子機器が開発され、パッケージング技術や実装技術がビジネスの競争の一つのツールとなるとともにその変化が早いため、SEMIにおける標準化活動は日米欧すべてで低調な時期となってしまいました。
しかし2010年代になるとチップを積層した3次元パッケージや多くの高機能モジュールが開発され市場に用いられるようになったため Packaging 委員会(アメリカではTAP=Test and Packaging )を発展的に解消し、3DP&I (3 Dimensional Packaging and Integration)技術委員会を当初からアメリカ、台湾と連携する形で発足し、標準化活動を続けています。
日本地区3DP&I技術委員会における現在の標準化活動
現在日本の委員会では標準化活動のための様々な議論を行いスタンダードの文書開発を行う組織（Task Force）で、5 years review, 3次元ICの接合部の検査方法, WLP(Wafer Level Package)やPLP (Panel Level Package)に用いられる封止樹脂の各種特性の測定方法、PLP製造に用いられるサポートガラス、超音波探傷による多段積層デバイスの界面観察方法等についてのスタンダード作成が行われています。
パッケージングは従来 8 inch、300 mmなどのwafer上に多数製造された半導体チップを個片化することから始まります。これに対しWafer Level Packageはウエハのまま必要な再配線や封止、半田ボールの搭載などを行い、最後に個片化するプロセスです。これはFan-inという考え方で、チップの下面に必要なターミナル(ランドや半田ボール) をすべて再配置するのでチップサイズとターミナルの数によってWLPが適応できないものもあります。キャリア用の300mmウエハやガラス上に個片化しテスト後、良品チップを間隔をあけ搭載した後WLPの標準プロセスを施すことで完成させたパッケージがFO-WLPです。
TSMCによるInFO (Integrated Fan Out) はAppleの Application CPUに適用しメモリーと3次元化してスマホに搭載されました。Fan-Out WLPは丸いウエハを用いていて、無駄な部分も多く、前工程用の高価な装置を使うことから、プロセスコストは高くなってしまいます。
今、技術開発が進んでいるのがPanel Level Package (PLP)です。従来のパッケージングプロセスはサイズが70-80mm x 250-260mm程度のリードフレームやBGA用の基板の上に個片化されたチップをダイボンドすることから工程が始まります。このパッケージの元となる基材を大きいパネルにして生産性や機能向上を目的としているのがPLPです。基板の材料としてはプリント配線板、ガラス基板、新しい材料などまだ開発段階ですが、装置やプロセス、副資材、各種材料の特性の測定方法や評価方法の標準化がPLPの量産化にとって必要であり、かつFO-WLPと共通の項目もあるため、SEMI Japanでの標準化が行われています。
これからもJEITAなど他の標準化団体と連携をとりながら、最適なタイミングで有用なスタンダードを欧米、台湾などと共に開発し続けていくことが大切だと考えています。
本件についての問い合わせ、3D Packaging and Integrationに関する標準化活動にご参加を希望される場合には、以下にお問合せください。
お問い合わせ窓口
SEMIジャパン Standards&EHS部 中條麻美
E-mail : jstandards@semi.org